"najveci fpga mi zavrsi sve korake za ispod 2 sekunde .. najveci fpga koji sam koristio je pakovao ispod 30sec "
ovo prvo sam mislio CPLD :D .. .najveci CPLD mi zavrsi za 2sec a najvece fpga koje sam probao (spartan 3an) mi radi ispod 30sec ... no kao sto rekoh, moje iskustvo je znaaaaaaaaacajno malecno i beznacajno za neko ozbiljno poredjenje :D
elem, znam da ima xilinx isto banke i da imaju razlicite napone ... no neko mi rece da altera u proseku ima vise banki (u na cpld i na fpga) i da imaju vise uredjaja sa 5v tolerant i vise uredjaja sa 3v tolerant ulazima od xilinx-a ... no isto tako sam spomenuo da mi je pisanje ucf-a magija (koliko sam ja svatio stvari tipa pull up, pull down, napon na kome banka radi i slicno se ovde stavljaju... ja za sada umem
NET "Q<39>" LOC = "P107";
i tu se prica zavrsava ... a video sam fore tipa:
net clk loc = p38 | bufg=clk | data_gate;
net rst loc=p143 | data_gate;
net cken loc = p94 | data_gate;
net sw0 loc=p39 | bufg=data_gate;
i sad, skonto sam ja sta ovo radi (tako sto sam napekao i probao) ali do .. prvo zasto bi ovo neko radio u UCF fajlu a ne u vhdl/verilog-u, drugo kako ovo uopste radi (skapirao sam ja da on napravio da radi "enable" ulaza P38 sa P39 koji opet ponisti sa P94 i P143 .. ali sam skapirao "pig" metodom, ne kapiram uopste sta pise to u fajlu) ... a sto je najgore, gledam neke druge primere i to sto vidim u primerima apsolutno ne mogu da spojim sa onim sto vidim u datasheet-u :D :D :D
no .. krenuo sam da citam odlicnu a dzaba knjigu o vhdl-u, valjda cu do kraja nauciti nesto i o ucf-u, moram da priznam da do 53ce strane jos nisam naucio nista novo, doduse knjiga bez appendix-a ima 120+ tako da ... ima jos da se cita :D